9ZML1233EKILF Clock Buffer 9ZML1233E DB1200ZL MUX DERIV +WRTLK Układy scalone
9ZML1233EKILF
,9ZML1233EKILF Clock Buffer IC
,Clock Buffer Integrated Circuits IC
9ZML1233EKILF Clock Buffer 9ZML1233E DB1200ZL MUX DERIV +WRTLK
| IDT | |
| Kategoria produktu: | Puffer zegarowy |
| RoHS: | Szczegóły |
| 12 Wydajność | |
| 3.6 ns | |
| HCSL | |
| VFQFPN-72 | |
| Różnica | |
| 400 MHz | |
| 3.135 V | |
| 3.465 V | |
| 9ZML1233 | |
| - 40 C. | |
| + 85 C | |
| Marka: | IDT |
| Cykl pracy - maksymalnie: | 55 % |
| Wysokość: | 1 mm |
| Długość: | 10 mm |
| Wrażliwe na wilgoć: | - Tak, proszę. |
| Styl montażu: | SMD/SMT |
| Prąd zasilający: | 22 mA |
| Opakowanie: | Płytka |
| Produkt: | Bufory zegarowe |
| Rodzaj produktu: | Bufory zegarowe |
| Podkategoria: | IC z zegarkami i czasomierzami |
| Rodzaj: | Niski hałas fazowy |
| Szerokość: | 10 mm |
| Masę jednostkową: | 2.425891 uncji |
Opis
9ZML1233E/9ZML1253E to drugiej generacji ulepszone produkty DB1200ZL.
Części są kompatybilne z 9ZML1232B, a jednocześnie oferują znacznie lepszy ruch fazowy.
Wykorzystanie stałego zewnętrznego sprzężenia zwrotnego utrzymuje niskie przepływy dla krytycznych aplikacji QPI/UPI, podczas gdy każde wejście
Wykorzystuje się oprogramowanie do regulowania opóźnień wejścia-wyjścia w celu ułatwienia zarządzania opóźnieniami w transporcie.
9ZML1233E i 9ZML1253E posiadają SMBus Write Lockout pin dla zwiększonych
bezpieczeństwo urządzenia i systemu.
Cechy
▪ Funkcja SMBus write lock; zwiększa bezpieczeństwo systemu
▪ 2 konfigurowalne oprogramowaniem linie opóźnienia wejścia-wyjścia; zarządzanie opóźnieniem transportu dla złożonych topologii
▪ wyjścia LP-HCSL; wyeliminowanie 24 rezystorów, oszczędność 41 mm2 powierzchni ((1233E)
▪ wyjścia LP-HCSL z 85Ω Zout; wyeliminowanie 48 rezystorów, oszczędność 82mm2 powierzchni (1253E)
▪ 12 pinów OE#; sterowanie sprzętowe każdego wyjścia
▪ 3 wybieralne adresy SMBus; wiele urządzeń może udostępniać ten sam segment SMBus
▪ Wybieralne pasmo PLL; minimalizuje jitter w topologiach PLL w kaskadzie
▪ sterowanie szerokością pasma PLL i obejściem przez sprzęt sprzętowy/SMBus;zmiana trybu bez cyklu zasilania
▪ Kompatybilne ze spektrum rozproszonym; ścieżki rozpraszające zegar wejściowy dla redukcji EMI
▪ Tryb 100 MHz PLL; wsparcie UPI
▪ opakowanie 72-VFQFPN o wymiarach 10 x 10 mm; niewielki odcisk tablicy
Architektura zegarowa PCIe
▪ Common Clocked (CC)
▪ Niezależne odniesienie (IR) z szerokim spektrum i bez niego
Typowe zastosowania
▪ Serwerzy
▪ Przechowywanie
▪ Nawiązywanie kontaktów
▪ SSDWykonujące funkcje
▪ 12 par wyjściowych HCSL o niskiej mocy (1233E)
▪ 12 par wyjściowych HCSL o niskiej mocy (LP) z 85Ω Zout (1253E)
Główne specyfikacje
▪ Drganie z cyklu na cykl < 50ps
▪ Zbieżność pomiędzy wyjściem a wyjściem < 50ps
▪ Opóźnienie wejścia na wyjście: 0 s domyślnie
▪ Zmiana opóźnienia wejścia do wyjścia < 50 s
▪ Drgawki fazowe: PCIe Gen4 < 0,5ps rms
▪ Jitter fazowy: UPI > 9.6 GB/s < 0.1ps rms
▪ Drgawki fazowe: IF-UPI < 1,0ps rms
