CY7C1411KV18-250BZXC SRAM - IC pamięci synchronicznej QDR II 36Mbit Parallel 250 MHz ICS

CY7C1411KV18-250BZXC SRAM - Współczesna pamięć QDR II IC 36Mbit równoległa

250 MHz ICS

Opis

CY7C1411KV18, CY7C1426KV18, CY7C1413KV18 i CY7C1415KV18 są synchroniczne 1,8 V

Architektura QDR II składa się z dwóch odrębnych portów:

Port odczytu i port zapisu mają dostęp do szeregu pamięci.

Do obsługi operacji odczytu i zapisu port posiada dedykowane wejścia danych do obsługi operacji zapisu.

Architektura QDR II oddziela wejścia i wyjścia danych w celu całkowitego wyeliminowania potrzeby

W przypadku urządzeń typu I/O dostęp do każdego portu można uzyskać poprzez

Adresy dla adresów do czytania i pisania znajdują się na alternatywnych, wznoszących się krawędziach

Do portów odczytu i zapisu QDR II dostęp jest niezależny od siebie.

Aby zmaksymalizować przepustowość danych, zarówno porty do odczytu, jak i do zapisu są wyposażone w interfejsy DDR.

lokalizacja jestzwiązana z czterema 8-bitowymi słowami (CY7C1411KV18), 9-bitowymi słowami ((CY7C1426KV18), 18-bitowymi słowami

(CY7C1413KV18) lub 36-bitowych słów (CY7C1415KV18) wchodzących lub wychodzących z urządzenia.

Ponieważ dane mogą być przenoszone do i z urządzenia na każdej górnej krawędzi obu zegarków wejściowych

(K i K i Cand C), przepustowość pamięci jest maksymalnie zwiększona, a projektowanie systemu uproszczone poprzez wyeliminowanie

Autobus ¥zwrotny.Głębokie rozszerzenie jest możliwe dzięki wyborowi portu, co umożliwia każdemu porcie funkcjonowanie.

Wszystkie synchroniczne wejścia przechodzą przez rejestry wejściowe sterowane przez zegary wejściowe K lub K.

Wszystkie wyjścia danych przechodzą przez rejestry wyjściowe sterowane przez C lub C (lub K lub K w jednej domenie zegara)

Zapisy są przeprowadzane za pomocą układów zapisywania samoczynnych na chipach.

Cechy

■ oddzielne niezależne porty danych do odczytu i zapisu

Wspiera równoległe transakcje

■ Zegar 333 MHz dla dużej szerokości pasma

■ Cztery słowa do zmniejszenia częstotliwości busy adresowej

■ Podwójna prędkość transmisji danych (DDR) Interfejsy zarówno na portach odczytu, jak i zapisu (przekazywane dane na częstotliwości 666 MHz) na częstotliwości 333 MHz

■ Dwa zegary wejściowe (K i K) dla precyzyjnego czasu DDR

¢ SRAM wykorzystuje wyłącznie krawędzie wznoszące się

■ Dwa zegary wejściowe dla danych wyjściowych (C i C) w celu zminimalizowania niezgodności pomiędzy zegarem i czasem lotu

■ Echa (CQ i CQ) ułatwiają zbieranie danych w systemach dużych prędkości

■ Jednorazowe wielokrotne przyciski przycisku adresowego

■ Wybór oddzielnego portu dla rozszerzenia głębokości

■ Synchroniczne wewnętrznie samodzielne zapisywanie

■ QDR® II działa z 1,5-cyklowym opóźnieniem odczytu, gdy DOFF jest oznaczony jako HIGH

■ Działa podobnie do urządzenia QDR I z 1 cyklem opóźnienia odczytu, gdy DOFF jest zaznaczony jako NISZKI

■ Dostępne w konfiguracjach × 8, × 9, × 18 i × 36

■ pełna spójność danych, dostarczanie najnowszych danych

■ Rdzeń VDD = 1,8 V (±0,1 V); I/O VDDQ = 1,4 V do VDD

■ Dostępne w opakowaniach FBGA o pojemności 165 kul (13 × 15 × 1,4 mm)

■ Dostępne w pakiecie bez i bez Pb

■ Bufory wyjściowe HSTL z zmiennym napędem

■ JTAG 1149.1 kompatybilny port dostępu testowego

■ fazowa pętla zamknięta (PLL) dla dokładnego umieszczania danych