IS61LPS25636A-200TQLI SRAM 8Mb 256Kx36 200Mhz Sync SRAM 3.3v Układy scalone
IS61LPS25636A-200TQLI SRAM 8Mb 256Kx36 200Mhz Sync SRAM 3.3v
| ISSI | |
| Kategoria produktu: | SRAM |
| RoHS: | Szczegóły |
| 9 Mbit | |
| 256 k x 36 | |
| 3.1 ns | |
| 200 MHz | |
| Równoległe | |
| 3.465 V | |
| 3.135 V | |
| 275 mA | |
| - 40 C. | |
| + 85 C | |
| SMD/SMT | |
| TQFP-100 | |
| Rurka | |
| Marka: | ISSI |
| Typ pamięci: | SDR |
| Wrażliwe na wilgoć: | - Tak, proszę. |
| Liczba portów: | 4 |
| Rodzaj produktu: | SRAM |
| Zestaw: | IS61LPS25636A |
| 72 | |
| Podkategoria: | Pamięć i przechowywanie danych |
| Rodzaj: | Synchroniczne |
| Masę jednostkową: | 00,023175 uncji |
Opis
ISSI IS61LPS/VPS25636A, IS61LPS25632A,
IS64L PS25636A i IS61LPS/VPS51218A mają wysoki poziom
szybkie, niskowydajne, synchroniczne, statyczne RAMS zaprojektowane
Aby zapewnić wybuchową pamięć o wysokiej wydajności do
IS61LPS/
VPS25636A i IS64L PS25636A są zorganizowane jako
262IS61LPS25632A jest
IS61LPS/ jest systemem, który jest zorganizowany jako 262,144 słowa o 32 bitach.
VPS51218A jest zorganizowany jako 524,288 słów na 18 bitów.
Wykonane z zaawansowanej technologii CMOS ISST,
urządzenie integruje 2-bitowy licznik wybuchu, szybki
Rdzeń SRAM i wysokie możliwości napędowe
Wszystkie synchroniczne wejścia przechodzą przez
rejestry sterowane przez pojedynczy sygnał z pozytywnym krawędziem
Wprowadzenie zegara.
Cykle zapisu są wewnętrznie samodzielne i są inicjowane przez
Można tworzyć cykle zapisu.
od jednego do czterech bajtów szerokości, jak kontrolowane przez kontrolę zapisu
wejścia.
Oddzielne bajty umożliwiają pisanie poszczególnych bajtów.
Operacja zapisu bajtów jest wykonywana przy użyciu bajtów
wpis "write enable" (BWE) w połączeniu z jednym lub większą liczbą
W tym celu wykorzystuje się również globalne sygnały zapisu (BWx).
Write (GW) jest dostępny do zapisania wszystkich bajtów naraz,
niezależnie od bajtów kontrolki zapisu.
Wybuchy mogą być inicjowane za pomocą ADSP (Address Status)
Procesor) lub ADSC (Adres Status Cache Controller)
Następne adresy wybuchu mogą być generowane
W tym celu należy przeprowadzić kontrolę nad adresem adresowym.
przedwczesny) pin wejściowy.
Modu pin jest używany do wyboru sekwencji wybuchu lub-
Der, linearny wybuch osiąga się, gdy ten szpil jest przywiązany NISKO.
Interleave pęknięcie jest osiągnięte, gdy ten szpil jest związany HIGH
lub pozostawiony pływać.
Wykorzystanie
●Wewnętrzny cykl zapisu
●Indywidualne sterowanie zapisaniem bajtów i globalne zapisywanie
●Sterowane zegarem, adres zarejestrowany, dane i
kontrolę
●Sterowanie sekwencją wybuchu przy użyciu wejścia MODE
●Trzech układów łączności umożliwiających prostą eks-
Penzion i adresy
●Wpisy i wyjścia danych wspólne
●Automatyczne wyłączenie podczas wyłączania
● Wyłączanie jednocyklu
●Rozpoczynek w trybie przytrzymującym przy zmniejszonej mocy
●Skanowanie graniczne JTAG dla pakietu BGA
●Zapewnienie zasilania
LPS:VoD 3,3 V 土5%, VoDa 3,3 V/2,5 V 土5%
VPS:VDD 2,5V土5%, VoDo 2,5V土5%
●JEDEC 100-pin QFP, 119-kulaty BGA i 165-
opakowania piłkowe BGA
●Nie zawiera ołowiu
