GS88036CGT-200I SRAM 2.5 lub 3.3V 256K x 36 9M układy scalone
GS88036CGT-200I SRAM 2.5 lub 3.3V 256K x 36 9M układy scalone
| Technologia GSI | |
| Kategoria produktu: | SRAM |
| RoHS: | Szczegóły |
| 9 Mbit | |
| 256 k x 36 | |
| 6.5 ns | |
| 200 MHz | |
| Równoległe | |
| 3.6 V | |
| 2.3 V | |
| 160 mA, 190 mA | |
| - 40 C. | |
| + 85 C | |
| SMD/SMT | |
| TQFP-100 | |
| Płytka | |
| Marka: | Technologia GSI |
| Typ pamięci: | SDR |
| Wrażliwe na wilgoć: | - Tak, proszę. |
| Rodzaj produktu: | SRAM |
| Zestaw: | GS88036CGT |
| 72 | |
| Podkategoria: | Pamięć i przechowywanie danych |
| Nazwa handlowa: | SyncBurst |
| Rodzaj: | Rurociąg/przejście |
Opis
- Przesyłka FT do użytkownika konfigurowalnego przepływu lub obsługi rurociągu
- Działanie wyłączania pojedynczego cyklu (SCD)
- 2.5 V lub 3.3 V +10%/~10% zasilania rdzenia
- 2.5 V lub 3.3 V zasilanie I/O
- Pin LBO dla trybu linearnego lub interleaved burst
- Wewnętrzne rezystory wejściowe na szpilkach trybu pozwalają na plamki typu pływającego
- Domyślnie w trybie Interleaved Pipeline
- Operacja zapisania bajtów (BW) i/lub globalnego zapisania (GW)
- Wewnętrzny cykl zapisu z samodzielnym czasem
- Automatyczne wyłączenie mocy dla aplikacji przenośnych
- Zestaw TQFP o 100-stopniowym poziomie zgodnym ze standardem JEDEC
- Dostępny pakiet TQFP z 100 ołowiami zgodny z RoHS
- Przesyłka FT dla przepływu lub rurociągu konfigurowalnego przez użytkownikaoperacja
- Działanie wyłączania pojedynczego cyklu (SCD)
- 2.5 V lub 3.3 V +10%/- 10% zasilania rdzenia
- 2.5 V lub 3.3 V zasilanie I/O
- Pin LBO dla trybu linearnego lub interleaved burst
- Wewnętrzne rezystory wejściowe na szpilkach trybu pozwalają na plamki typu pływającego
- Domyślnie w trybie Interleaved Pipeline
- Operacja zapisania bajtów (BW) i/lub globalnego zapisania (GW)
- Wewnętrzny cykl zapisu z samodzielnym czasem
- Automatyczne wyłączenie mocy dla aplikacji przenośnych
- Pakiet TQFP 100-lcad standardowy JEDEC
- Dostępny pakiet TQFP z 100 ołowiami zgodny z RoHS
Kontrolki
Adresy, dane I/O, chip włączony (E1, E2, E3), wybuch adresu
wejścia sterowania (ADSP, ADSC, ADV) i wejścia sterowania zapisu
(Bx, BW, GW) są synchroniczne i sterowane przez
wejście zegarowe z pozytywnym wywołaniem krawędzi (CK). wyjście włączone (G)
Wprowadzenie w trybie asynchronicznym
Cykle mogą być uruchamiane za pomocą wejścia ADSP lub ADSC.
Tryb burst, generowane są kolejne adresy burst
Adres wybuchu jest połączony z adresem wybuchu.
licznik może być skonfigurowany do liczenia w trybie liniowym lub
Wprowadzanie LBO (Linear Burst Order)
Funkcja burst nie musi być używana. Można ładować nowe adresy
w każdym cyklu bez pogorszenia wydajności chipa.
Przepływ przez rurociąg
Funkcję rejestru danych wyjściowych można kontrolować
użytkownika za pośrednictwem szpilki trybu FT (szpilka 14).
Pin nisko umieszcza pamięć RAM w trybie przepływu, powodując
dane wyjściowe w celu obejścia rejestru danych wyjściowych.
Większa pamięć RAM w trybie Pipcline, aktywując wznoszący się...
rejestr wyjściowy danych wywołany przez krawędź.
Odczyty w trybie przewodnim SCD
GS88018/32/36CT jest SCD (Single Cycle Desclect)
DCD (Duple Cycle Deselect)
SCD SRAMs unselect pipeline
Komendy o jeden poziom mniej niż polecenia odczytu.
Zaczynają wyłączać swoje wyjścia natychmiast po wyłączeniu
polecenie zostało zarejestrowane w rejestrach wejściowych.
Byte Write i Global Write
Operacja zapisania bajtów jest wykonywana za pomocą Byte Write enable
(BW) wpis połączony z jednym lub kilkoma indywidualnymi bajtami zapisu
Ponadto Global Write (GW) jest dostępny dla
pisząc wszystkie bajty naraz, niezależnie od Byte Write
wejścia sterowania.
Tryb uśpienia
Niska moc (tryb uśpienia) jest osiągana poprzez twierdzenie
(wysoki) sygnału ZZ lub zatrzymując zegar (CK).
Dane pamięci są przechowywane w trybie uśpienia.
Napięcia rdzenia i interfejsu
GS8801 8/32/36CT działa na zasilanie 2,5 V lub 3,3 V
Wszystkie wejścia 3,3 V i 2,5 V są zgodne.
Piny mocy wyjściowej (Vppo) są używane do oddzielenia hałasu wyjściowego
z obwodu wewnętrznego i są kompatybilne z 3,3 V i 25 V.
